32位RISC CPU运算模块的设计及可测性设计

发布时间：2023-05-28 12:48

　　随着半导体技术和系统设计技术的发展,以IP核为基础的集成电路设计形式得到极大的重视和长足的发展,同时32位嵌入式RISC处理器已成为高中端嵌入式应用和设计的主流。在参与设计兼容ARM指令集的RISC CPU过程中,本文重点对运算模块和整个CPU软核的可测性进行了设计。 整个设计从总体结构到局部功能的实现采用了自顶向下的设计方法和模块化的设计思想。CPU采用五级流水线结构,通过对指令集分析确定了其系统结构划分成取指模块、运算模块、寄存器堆模块、系统总线模块和控制器五大模块。本文所设计的运算模块实现了桶式移位器、算术逻辑单元以及32位乘法器,支持ARM指令集中所有算术运算和逻辑运算。桶式移位器通过比较全译码和部分译码两种实现方案,选择速度较快的全译码方式实现。利用综合工具资源共享的优化手段,并通过逻辑表达式的等价变换,设计了基于资源共享的算术逻辑单元,节约了面积。32位乘法器采用改进的基4布斯算法减少部分积的个数;并通过数学计算预处理符号扩展,使得部分积符号扩展电路简单规整。部分积累加时,采用4-2计数器实现华莱士树,提高了乘法器平行处理的速度。 可测性设计(design for test...

【文章页数】：79 页

【学位级别】：硕士

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摘要
ABSTRACT
目录
第1章 绪论
    1.1 研究背景
    1.2 运算模块的设计问题
    1.3 可测性设计技术的发展
    1.4 本文的主要内容
第2章 CPU系统结构设计
    2.1 集成电路设计方法
        2.1.1 芯片自上而下设计流程
        2.1.2 硬件描述语言的选择
        2.1.3 开发工具及工艺库的选择
    2.2 CPU设计基础
        2.2.1 总线结构
        2.2.2 指令系统
        2.2.3 流水线
    2.3 总体结构设计
    2.4 本章小结
第3章 运算模块设计
    3.1 运算模块结构设计
    3.2 桶式移位器设计
        3.2.1 全译码实现桶式移位器
        3.2.2 部分译码实现桶式移位器
        3.2.3 桶式移位器综合结果比较和仿真
    3.3 算术逻辑单元设计
        3.3.1 算术逻辑单元传统设计方法
        3.3.2 资源共享的算术逻辑单元设计方案
        3.3.3 基于资源共享的算术逻辑单元设计
        3.3.4 加法器设计
        3.3.5 CLZ电路设计
        3.3.6 算术逻辑单元的综合结果和仿真
    3.4 乘法器设计
        3.4.1 简单的移位乘法器
        3.4.2 串行累加阵列乘法器设计
        3.4.3 串行累加阵列乘法器的仿真
        3.4.4 布斯阵列乘法器设计
        3.4.5 布斯乘法器的仿真
        3.4.6 两种乘法器综合结果比较
    3.5 使用SYNOPSYS综合运算模块
    3.6 运算模块的测试结果
    3.7 本章小结
第4章 可测性设计
    4.1 现代可测性设计方法
        4.1.1 基于扫描的可测性设计
        4.1.2 基于BIST的可测性设计
        4.1.3 基于边界扫描的可测性设计
    4.2 可测性设计方案
        4.2.1 BILBO测试设计
        4.2.2 边界扫描设计
        4.2.3 可测性设计结果
    4.3 本章小结
第5章 总结
    5.1 论文成果和创新之处
    5.2 后续工作的建议
参考文献
附录A 攻读学位期间所发表的学术论文目录
致谢



本文编号：3824618