抗单粒子功能中断的加固技术研究

发布时间：2024-03-10 08:14

　　为降低辐射环境中单粒子功能中断(SEFI)对集成电路的影响,在研究单粒子功能中断原理的基础上,开展了DICE触发器抗单粒子功能中断技术研究。在深入分析单粒子功能中断的诱因的基础上,结合DICE触发器电路结构,设计了包含时钟冗余电路、主DICE锁存器、从DICE锁存器、延时滤波电路、相位转换电路的DICE触发器,得到了具有抗单粒子功能中断能力的加固DICE触发器。在仿真电路中,通过增加模拟单粒子效应(SEE)的电流源,仿真验证单粒子干扰(SED)对DICE触发器的影响。仿真结果表明,该加固DICE触发器具有良好的抗单粒子功能中断能力,可以有效抑制单粒子引起的DICE触发器功能中断。

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【部分图文】：

图3加固DICE触发器

设计采用加固DICE触发器实现抗单粒子功能。设计图如图3。可见，左侧有时钟冗余电路，由4个反相器组成，将CK时钟分为CK1、CK2、CKN1、CKN2。CK1和CKN1主要控制经过D1、M4、S4和两个三态门的传输信号，CK2和CKN2主要控制经过D2、M1、S1和两个三态门的传....

图4仿真电路图

触发器仿真所采用的电路图如图4所示。从图4可以看出，干扰源1和2设置在D2端，干扰源3和4设置在D1端，干扰源5和6设置在M4端，干扰源7和8设置在S4端。每个干扰源设置三个干扰信号，分别设置在一个时钟周期的高电平阶段，低电平阶段和上升沿阶段，如图5所示。

图5局部波形图

从图4可以看出，干扰源1和2设置在D2端，干扰源3和4设置在D1端，干扰源5和6设置在M4端，干扰源7和8设置在S4端。每个干扰源设置三个干扰信号，分别设置在一个时钟周期的高电平阶段，低电平阶段和上升沿阶段，如图5所示。仿真波形如图6和图7所示。由图6和图7可见，在D2端，当D2....

图7仿真波形图B

图6仿真波形图A5结束语

本文编号：3924498