面向三维芯片的测试数据压缩方法研究

发布时间：2023-05-30 18:32

　　随着芯片制造业的迅猛发展,三维芯片的生产制造已经逐步成为了可能。而随着芯片集成度的升高,芯片测试所需要的测试数据量也在不断增长。测试数据量的增加会增加芯片测试时间、测试功耗以及测试所需存储设备,这导致了芯片测试成本增加。因此,如何以较低的测试额外硬件开销来换取较高的测试数据压缩率是芯片测试研究的重中之重。本文针对如何降低三维芯片的测试数据量展开了如下研究:提出了一种使用三态编码的基于字典的测试数据压缩方案。首先利用部分输入精简技术提高测试集中不确定位的比率,以提高字典编码的成功率;然后通过调研发现一个能检测识别三态信号的三态检测电路,利用ATE能够传输三态信号这一特性对测试集使用高阻值状态‘Hi-Z’进行标记,打破了传统的基于字典的测试数据压缩方案在编码位置上的限制。实验证明,本文所提出的方案的平均压缩率达到了73.92%,该方案以较小的硬件开销显著提高了压缩率,是一种可行的测试数据压缩方案。并且在最后提出了该方案在三维芯片测试中的解压电路,可以在三维芯片的各层内实现该方案,有效的解决了三维芯片测试中测试数据量过大的问题,以降低测试成本。提出了一种使用相容压缩算法的可重构内建自测试方案...

【文章页数】：72 页

【学位级别】：硕士

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致谢
摘要
Abstract
第一章 绪论
    1.1 研究背景及意义
    1.2 国内外研究现状
        1.2.1 二维芯片测试技术研究现状
        1.2.2 三维芯片测试技术研究现状
    1.3 本文工作及结构组织
第二章 三维芯片及其测试技术概述
    2.1 三维芯片制造技术
        2.1.1 芯片制造过程
        2.1.2 TSV制造工艺
        2.1.3 TSV故障
        2.1.4 三维芯片堆叠技术
        2.1.5 三维芯片的优势与挑战
    2.2 三维芯片测试问题
        2.2.1 绑定前测试
        2.2.2 绑定中测试
        2.2.3 绑定后测试
    2.3 内建自测试(BIST)
    2.4 测试数据压缩方案
    2.5 本章小结
第三章 使用三态编码的基于字典的三维芯片测试数据压缩方案
    3.1 部分输入精简技术预处理
    3.2 由三态编码组成的测试数据输入
    3.3 使用三态编码的基于字典的测试数据压缩方案
    3.4 解压结构
    3.5 实验结果
    3.6 本章小结
第四章 使用相容压缩算法的可重构3D BIST方案
    4.1 LFSR的基本原理及相关技术
        4.1.1 LFSR基本工作原理
        4.1.2 LFSR重播种技术
        4.1.3 LFSR在三维芯片测试中的问题
    4.2 基于LFSR可重配置的3D BIST方案
        4.2.1 单层结构
        4.2.2 整体结构
    4.3 测试集相容压缩算法
    4.4 测试流程
    4.5 实验结果
    4.6 本章小结
第五章 总结与展望
    5.1 全文总结
    5.2 工作展望
参考文献
攻读硕士学位期间的学术活动及成果情况



本文编号：3824809